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  • 2013-08-27 Verilog HDL高级语法结构—函数（function）
  • 函数的目的是返回一个用于表达式的值。 1．函数定义语法 function 返回值的类型或范围 (函数名); 端口说明语句 变量类型说明语句 begin 语句 ... end endfunction 请注意返回值的类型或范围这
  • 2013-08-23 Verilog HDL基础教程之：时序逻辑电路
  • 在Verilog HDL语言中，时序逻辑电路使用always语句块来实现。例如，实现一个带有异步复位信号的D触发器如下。 例1：带异步复位的D触发器1。 wire Din; wire clock,rst; reg Dout; always @ （posedge
  • 2013-08-23 Verilog HDL语言学前必知的基础
  • Verilog HDL的历史和进展 1.什么是Verilog HDL Verilog HDL是硬件描述语言的一种，用于数字电子系统设计。它允许设计者用它来进行各种级别的逻辑设计，可以用它进行数字逻辑系统的仿真验证
  • 2013-08-23 Verilog HDL基础教程之：数据类型和运算符
  • 常用数据类型 Verilog HDL中总共有19种数据类型，数据类型是用来表示数字电路硬件中的数据储存和传送元素的。在本书中，我们先只介绍4个最基本的数据类型，它们分别是：reg型，wir
  • 2013-08-22 Verilog HDL基础教程之：实例5 交通灯控制器
  • 实例的内容及目标 1.实例的主要训练内容 本实例通过Verilog HDL语言设计一个简易的交通等控制器，实现一个具有两个方向、共8个灯并具有时间倒计时功能的交通灯功能。 2.实例目标 通
  • 2013-08-22 Verilog HDL基础j教程之：程序基本结构
  • Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言，也是一种结构描述的语言。也就是说，既可以
  • 2013-08-21 Verilog HDL基础教程之：组合逻辑电路的实现
  • 数字逻辑电路分为两种，分别是组合逻辑与时序逻辑。 (1)组合逻辑：输出只是当前输入逻辑电平的函数(有延时)，与电路的原始状态无关的逻辑电路。也就是说，当输入信号中的任何一
  • 2013-08-21 Verilog HDL独家程序设计经验分享
  • 对于Verilog HDL的初学者，经常会对语法中的几个容易混淆的地方产生困惑。下面列出几个常见问题和解决它们的小窍门。 1.=和=的区分方法 前面的内容已经从原理上解释了阻塞(=)和非阻
  • 2013-08-21 Verilog HDL基础教程之：程序基本结构
  • Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言，也是一种结构描述的语言。也就是说，既可以
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