整合低功耗设计、验证和提高生产力的EDA工具等

整合低功耗设计、验证和提高生产力的EDA工具将领先的设计、验证和实现技术与CPF相集成

Cadence Low-Power Solution是用于低功耗芯片的逻辑设计、验证和实现的完全集成的、标准化的流程，将领先的设计、验证和实现技术与Si2Common Power Format(CPF)相集成，为IC工程师提供端到端的低功耗设计方案。CPF是在设计过程初期详细定义节约功耗技术的标准化格式。通过在整个设计过程中保存低功耗设计意图，该解决方案避免了费力的人工操作，大大降低了与功耗相关的芯片故障，并在设计过程初期提供功耗的可预测性。

Cadence Low-Power Solution通过在CPF规范中建立一个设计功耗意图的单一的表示法，解决在低功耗设计中多种设计方式混用所带来的问题。这种表现法跨越了逻辑设计师、验证工程师和实现工程师所使用的Cadence LogicDesign Team Solution和DigitalImplementation解决方案，包括计划和以指标为驱动的流程管理、仿真、逻辑综合、等效验证、测试、布局、布线和电压降分布分析。能够让由多类型专家构成的整个项目团队以包含了低功耗意图的共同的设计角度开始工作，还大幅提高了设计可预测性，并将芯片故障的风险降到最低。
　　
　　高性能、编译时间快的ISE WEBPACK 9．1 i设计套件可将硬件实现速度提高6倍，将动态功耗平均降低10％

ISE WebPACK 9．1i包含了使用广泛的ISE Foundation软件9．1i版的所有特性，可进行HDL输入、综合、物理实现和验证，并可对嵌入式、数字信号处理(DSP)和实时调试设计流程进行全面支持，可将硬件实现速度提高6倍，新的功耗优化功能可将动态功耗平均降低10％。

SmartCompile技术可帮助设计人员解决每次做少量修改时都要对整个设计进行重新实施的问题。分区技术利用粘贴一剪切功能自动准确保持现有布局和布线并缩短再实施时间，从而把设计周期后期进行的少量设计更改而带来的影响降到最小；通过采用此前设计实施已完成的结果，SmartGuide技术可将少量设计修改再实施所需要的时间大大缩短；利用SmartPreview技术，用户可以中止并重新恢复布局布线过程，并保存中间结果来评估设计状态。通过预览实施过程中生成的信息，如布线状态和时序结果，用户不必等待整个实施过程结果就可以做出重要的折中方案。

用户界面的增强功能包括：Tcl命令控制台使设计人员可轻易地从ISE图形用户界面转换到命令行环境；源代码兼容性功能可识别重建结果所必需的文件，并支持导入和输出，方便源代码控制。

ISE WebPACK 9．1i中的扩展时序收敛工具环境是一个虚拟的“时序收敛工具舱”，支持约束输入、时序分析、平面布局规划和报告视图之间的直观交叉探查，因此设计人员可以更容易地分析时序问题。集成时序收敛流程集成了增强的物理综合工具，改善了综合和布局时序间的时序相关性，从而可以获得质量更高的结果。

综合技术(XST)和布局布线功能所提供的功耗优化功能可使Spartan-3系列FPGA产品的动态功耗平均降低10％。XST提供了功耗敏感的逻辑优化，可对乘法器、加法器和BRAM块进行宏处理。物理实施算法采用功耗优化的布局策略以及器件内电容较低的网络，可以在不牺牲性能的情况下将功耗降到尽可能低。