AFDX-ES SoC验证平台的构建与实现

摘  要： 以SoC软硬件协同设计方法学及验证方法学为指导，系统介绍了以ARM9为核心的AFDX-ES SoC设计过程中，软硬件协同设计和验证平台的构建过程及具体实施。应用实践表明该平台具有良好的实用价值。
航空系统中的控制系统对数据的安全性、实时性、可靠性及可维修性有极高的要求。在这种环境下，必须使用最具可靠性与实时性的通信链路。航空全双工交换以太网AFDX（Avionics Full-Duplex Ethernet）的开发满足了商业航空应用的需要。AFDX[1]是一种航空电子子系统间进行数据交换的网络标准，它是在IEEE802.3以太网技术的基础上增加一些特殊机制，提供一个具有确定性和可靠性的网络。冗余链路的设置，保证了数据报文传输的可靠性。帧管理机制负责在数据报文发送给应用程序之前检查帧的完整性和管理冗余。
AFDX-ES（End System）是指AFDX的终端系统，主要功能是提供服务，确保提供给应用方的数据具有安全性和可靠性。每一个终端系统与交换机之间不仅有一条直接的双向连接，同时还与另一台交换机之间保持第二条双向连接，确保终端系统具有冗余性。
AFDX-ES SoC是从航电系统总线应用需求出发，规划出以高性能ARM922T处理器为核心、可实现AFDX协议主要功能的高速互联网终端系统芯片。
典型的SoC验证平台通常采用3种体系结构：黑匣子结构、通用现场可编程门阵列FPGA板和开放式结构。开放式结构因其在系统资源使用和扩展上的灵活性，已成为SoC验证平台的主流，典型的平台有加州伯克利大学的BEE、Hardi公司的HAPS和Aptix公司的MP4CF。BEE和HAPS采用大规模FPGA阵列，MP4CF则采用现场可编程互联元件（FPIC）技术。在国内一些大学也开发了规模相对较小的FPGA阵列验证平台。
SoC验证所花费的工作量平均占总设计工作量的80%以上,验证已逐渐成为大规模集成电路设计的主要瓶颈。随着我国航电系统大规模芯片设计的快速发展，SoC的规模越来越大，设计与验证流程越来越冗长，如何缩短验证时间、提高验证效率和质量、缩短芯片面市时间, 已是SoC设计领域中最受关注的问题。为了加速SoC的验证，缩短开发周期，有效解决AFDX-ES SoC设计逻辑验证的瓶颈限制，本文提出了用于验证AFDX-ES SoC芯片逻辑功能的FPGA验证平台，采用软硬件协同验证方式，以确保在流片之前对设计进行充分、有效的验证。
1 AFDX-ES芯片架构
AFDX-ES SoC芯片的片上总线采用ARM公司的AMBA(Advanced MicroController Bus Architecture)总线，包括高速总线(AHB)和外设总线(APB)等。AHB总线提供高带宽、低延迟的连接，APB总线为连接具有不同总线宽度和时序要求的外设提供一条途径，避免低性能设备对高性能设备的影响。ARM922T处理器、ES-CCU（终端系统中央控制单元）控制器、PCI总线控制器、SRAM、中断控制器、SDRAM控制器、Flash接口、DMA和测试接口控制器（TIC）挂接在AHB总线上，TIMER、RTC、WDT、串口控制器及通用输入输出接口等挂接在APB总线上，AHB/APB桥接器可以提供两种总线之间的访问控制。
目前基于0.18 ?滋m的复杂芯片一次投片成功率只有35%左右，造成芯片重复投片的主要原因是验证不够充分。SoC设计的验证需要投入的资源已占整个设计资源的60%~80%，如何在流片之前对设计进行充分的验证，已成为整个SoC设计流程的关键。
对于功能复杂、具有高集成度的SoC，要在流片前充分验证，确保流片功能的正确性，构建AFDX-ES SoC设计与验证平台是确保一次流片成功的前提。
2 AFDX-ES SoC设计与验证流程
AFDX-ES SoC设计与验证采用层次化验证的方法，软硬件协同设计与层次化验证由以下4个阶段组成：
(1)IP/模块级仿真验证；
(2)基于芯片虚拟原型的软硬件协同验证；
(3)基于芯片FPGA原型的软硬件协同验证；
(4)物理设计后的版图后仿真。
本文重点描述基于芯片FPGA原型的软硬件协同验证。