引言
　　E1是我国电信传输网一次群使用的传输标准,由于我国的E1资源十分丰富, 这样的传输路径非常容易获得，灵活利用现有丰富的E1信道来传输HDLC数据,可以节约大量传输成本。通常，一路HDLC数据仅通过一路E1信道传输，但是如果HDLC数据的速率很大，一路E1信号的带宽不足以传输，那么HDLC数据就要分接到M路E1信道中传输，接收端再把M路E1信号合路恢复出HDLC数据，M路E1信号如果传输路径不同，肯定会导致不同的延迟，本系统设计时，允许各路E1信号的最大延迟为64ms。
　　系统E1帧结构设计
　　本系统中的E1码流的帧结构可以参照CCITT G.732、G.704或G.706建议给出的PCM基群30/32路系统帧结构得到，但又有所不同。
　　信息位的组成
　　本系统所要传输的净负荷(信息位)是N×64Kbps的HDLC数据，标准E1中的TS16信令时隙与TS1~TS15及TS17~TS31共31个时隙可以传送净负荷。所以，N和M满足关系式N≤31×M。对于最大情况，即N=124，M=4时，净负荷占用31个时隙。当N<124，以至不能填满所有31
个时隙，则固定填入无效位‘1’。
　　TS0时隙的设计
　　考虑到系统要能实现将一路N×64Kbps的HDLC数据按比特分接在M路E1信道中独立传输，并在接收端通过合路正确恢复出此数据，合路过程要求M路E1信号完全同步，而实际线路中各路之间有不同程度的延迟，这就要求系统具有延时缓冲能力。在此期间利用一个存储器对数据进行缓冲保存。而为了辨别某一路保存在SRAM中的CRC复帧应该和其它路保存在SRAM中的相应CRC复帧合路，即为了实现复帧同步，就需要对每一个CRC复帧加上标号，也就是加上复帧定位码。此外，由于HDLC数据是按比特分接在M路E1信道中传输的,当M=2，3，4时，那么在接收端就必须按照发送时分接的顺序将M路E1信道中的信息位按比特复接成HDLC数据。所以各路E1都需要一个代表分/复接顺序的路标号。为了充分利用E1信道资源 ，利用E1奇帧帧头后三个备用比特为用户提供一个12Kbps的同步数据通道，也可以作为低速的异步数据通道，如常用的2400、4800、9600bps的RS-232信号。
　　系统设计硬件设计
　　系统的硬件部分包括一片FPGA和一块SRAM，FPGA选用Altera公司Cyclone系列EP1C6。Cyclone系列器件是低价格，中等密度的FPGA，内部有5980个逻辑单元，20个4Kbit的RAM块和2个内部锁相环。
　　由于系统允许各路E1信道可以有最大64ms的延时，一个复帧周期为2ms，即最大延迟为32个复帧时间。一个复帧由16个基本帧组成，32个复帧的的比特数为32×256×16=128Kbit，那么各路需要RAM的最大容量为128Kbit。由于最大路数M=4，所以系统所需的RAM最大容量为4×128Kbit= 512Kbit。而EP1C6内部只有80Kbit的RAM，所以选择使用外接RAM的方法，本系统选用Inbond公司的W24L01，其容量为1024Kbit。
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